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半導體裝置.pdf

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半導體 裝置
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摘要
申請專利號:

CN201310439864.9

申請日:

2013.09.25

公開號:

CN103677071A

公開日:

2014.03.26

當前法律狀態:

撤回

有效性:

無權

法律詳情: 發明專利申請公布后的視為撤回IPC(主分類):G05F 3/26申請公布日:20140326|||實質審查的生效 IPC(主分類):G05F 3/26申請日:20130925|||著錄事項變更IPC(主分類):G05F 3/26變更事項:申請人變更前:瑞薩電子株式會社變更后:瑞薩電子株式會社變更事項:地址變更前:日本神奈川變更后:日本東京|||公開
IPC分類號: G05F3/26 主分類號: G05F3/26
申請人: 瑞薩電子株式會社
發明人: 時岡良宜; 冨上健司; 森信太郎; 中村茂樹
地址: 日本神奈川
優先權: 2012.09.26 JP 2012-212443
專利代理機構: 中國國際貿易促進委員會專利商標事務所 11038 代理人: 宋巖
PDF完整版下載: PDF下載
法律狀態
申請(專利)號:

CN201310439864.9

授權公告號:

|||||||||

法律狀態公告日:

2017.02.15|||2015.11.04|||2015.10.28|||2014.03.26

法律狀態類型:

發明專利申請公布后的視為撤回|||實質審查的生效|||著錄事項變更|||公開

摘要

公開了半導體裝置。本發明致力于防止在接收內部電源電壓的供給的電路組中的有關耐壓問題的發生。誤差放大器輸出通過放大在參考電壓和分壓電壓之間的差電壓而獲得的控制電壓,該分壓電壓通過將內部電源電壓分壓到輸出節點上而獲得。驅動晶體管將根據誤差放大器的輸出節點的控制電壓的驅動電流從外部電源配線供給到內部電源配線。當分壓電壓超過預定電壓時,箝位電路使控制電壓在減小驅動電流的方向上變化。

權利要求書

權利要求書
1.  一種半導體裝置,包括:
第一電源配線,接收第一DC電壓的供給;
第二電源配線,用于傳輸低于第一DC電壓的第二DC電壓;
驅動晶體管,被耦接在第一電源配線和第二電源配線之間,并且將根據控制電極的電壓的驅動電流從第一電源配線供給到第二電源配線;
誤差放大器,基于在參考電壓和第二DC電壓之間的差電壓,使控制電極的電壓或者向在增大驅動電流的方向上的第一電壓變化或者向在減小驅動電流的方向上的第二電壓變化;以及
箝位電路,當第二DC電壓超過高于參考電壓的預定電壓時,使控制電極的電壓向第二電壓變化。

2.  根據權利要求1所述的半導體裝置,
其中,驅動晶體管是n型場效應晶體管,并且
其中,當第二DC電壓超過所述預定電壓時,箝位電路降低控制電極的電壓。

3.  根據權利要求1所述的半導體裝置,
其中,驅動晶體管是p型場效應晶體管,并且
其中,當第二DC電壓超過所述預定電壓時,箝位電路升高控制電極的電壓。

4.  根據權利要求2所述的半導體裝置,
其中,箝位電路包括:
差分放大器,輸出通過放大在所述預定電壓和第二DC電壓之間的差電壓而獲得的電壓;以及
箝位部件,被電耦接在供給第二電壓的節點和驅動晶體管的控制電極之間,并且
其中,當第二DC電壓超過所述預定電壓時,箝位部件根據差分放大器的輸出電壓來將控制電極與所述節點電耦接。

說明書

說明書半導體裝置
相關申請的交叉引用
2012年9月26日提出的第2012-212443號日本專利申請的公開(包括說明書、附圖和摘要)的全部內容通過引用結合于此。
技術領域
本發明涉及這樣的半導體裝置,其優選地用在例如具有電源電路的半導體集成電路裝置中。
背景技術
具有電源電路的半導體集成電路裝置通常設有通過降低從半導體裝置外部供給的電源電壓(外部電源電壓)來生成受控的內部電源電壓的電源電路。通常,電源電路包括驅動晶體管、分壓電路、參考電壓電路和誤差放大器。驅動晶體管被耦接在接收外部電源電壓的電源配線和供給內部電源電壓的電源配線之間。根據在從分壓電路輸出的內部電源電壓的分壓電壓和從參考電壓電路輸出的參考電壓之間的差電壓,誤差放大器控制要施加到控制晶體管的控制電極(柵極)的電壓。
專利文獻1公開一種具有用于比較參考電壓和輸出電壓的比較電路以及用于相對于外部供給電壓的波動將輸出電壓的波動抑制到預定范圍內的電路的電源電路。該電路具有晶體管,該晶體管電流鏡耦接到用于在外部電源電壓發生波動的情況下控制輸出電壓的開關MOS(金屬氧化物半導體)晶體管,并控制開關MOS晶體管以便跟隨外部電源電壓的波動。
相關的技術文獻
專利文獻
專利文獻1:日本未經審查的第2003-330555號專利公開。
發明內容
在半導體裝置中,存在外部電源電壓的電平大幅度波動的可能性。例如,在外部電源電壓被設置為低于正常工作模式下的電壓的低功耗模式下的電壓的情況下,或者在外部電源電壓發生不希望的波動的情況下,發生如上文所述的電壓電平波動。
在這種情況下,存在由于外部電源電壓的波動的影響導致的驅動晶體管的驅動電流變化的可能性,從而使內部電源電壓升高,并且這種狀態持續較長時間。當這種現象發生時,可能在接收內部電源電壓的供給的電路組中發生有關耐壓的問題。
從說明書的描述和附圖中,其他課題和新穎特征將變得清楚。
作為實施例的一種半導體裝置包括:第一電源配線、第二電源配線、驅動晶體管、誤差放大器和箝位電路。第一電源配線接收第一DC電壓的供給。第二電源配線傳輸低于第一DC電壓的第二DC電壓。驅動晶體管被耦接在第一電源配線和第二電源配線之間,并且將根據控制電極的電壓的驅動電流從第一電源配線供給到第二電源配線。誤差放大器基于在參考電壓和第二DC電壓之間的差電壓,使控制電極的電壓或者向在增大驅動電流的方向上的第一電壓變化或者向在減小驅動電流的方向上的第二電壓變化。當第二DC電壓超過高于參考電壓的預定電壓時,箝位電路使控制電極的電壓向第二電壓變化。
在此實施例中,當內部電源電壓升高時,通過箝位電路,驅動晶體管的驅動電流能夠被減小。因此,與誤差放大器的反饋控制相比,升高的內部電源電壓能夠被更快速地減小。結果,能夠防止在接收內部電源電壓的供給的電路組中的有關耐壓的問題的發生。
附圖說明
圖1是示意性地示出根據一實施例的半導體裝置的結構的框圖。
圖2是示出作為比較示例的電源電路的結構示例的框圖。
圖3是用于說明圖2中示出的電源電路中發生的問題的波形圖。
圖4是用于說明根據第一實施例的電源電路的結構示例的框圖。
圖5是示出圖4中示出的箝位電路的結構示例的電路圖。
圖6是用于說明根據第一實施例的電源電路的工作的波形圖。
圖7是示出箝位電路的結構的變形的電路圖。
圖8是用于說明根據第二實施例的電源電路的結構示例的框圖。
圖9是用于說明根據第二實施例的電源電路的工作的波形圖。
圖10是示出圖8中示出的箝位電路的第一結構示例的電路圖。
圖11是示出圖8中示出的箝位電路的第二結構示例的電路圖。
具體實施方式
在下文中,將參考附圖具體描述實施例。相同的附圖標記被指定給相同或相應的部分,并且它們的描述將不被重復。
半導體裝置的示意性結構
圖1是示意性地示出作為實施例的半導體裝置10的結構的框圖。
參考圖1,半導體裝置10包括外部電源配線20、內部電源配線21、電源配線30、內部電路40和50以及電源電路(VDC:降壓轉換器)100。外部電源配線20對應于“第一電源配線”的示例,內部電源配線21對應于“第二電源配線”的示例。
外部電源配線20傳輸從外部向電源引腳11提供的電源電壓(外部電源電壓)VCC。電源配線30傳輸向電源引腳12提供的DC電壓VSS。
內部電路40被配置成接收外部電源電壓VCC的供給并工作。內部電路40包括例如用于信號輸入/輸出(I/O)的緩沖電路。
電源電路100降低外部電源配線20的外部電源電壓VCC,并向內部電源配線21供給內部電源電壓VDD。內部電路50接收內部電源電壓VDD的供給并工作。例如,在半導體裝置10是微型計算機的情況下,內部電路50包括CPU(中央處理單元)、RAM(隨機存取存儲器)、ROM(只讀存儲器)和外圍電路。
內部電源電壓VDD需要受電源電路100控制以成為不受外部電源電壓(VCC)的變化和環境溫度的變化影響的恒定值。因為內部電源電壓VDD被用作內部電路50的驅動電壓,所以當內部電源電壓VDD過度升高時,過電壓被施加到內部電路50。
外部電源電壓VCC、內部電源電壓VDD和DC電壓VSS之間滿足下面的等式(1)的關系。
VCC>VDD>VSS...(1)
因為通過電源配線30傳輸的DC電壓VSS通常是接地電壓GND,所以在下文中,電源配線30也將被稱為接地配線30。當滿足等式(1)的電壓關系時,DC電壓VSS可以是與接地電壓不同的電壓。作為比較示例的電源電路的結構
圖2是用于說明作為圖1中示出的電源電路100的比較示例示出的電源電路100#的結構的示例的框圖。電源電路100#對應于應用于半導體裝置的一般的VDC。
參考圖2,電源電路100#具有誤差放大器110、驅動晶體管120、分壓電路130,電流源140和145以及電流源切換開關150。在圖2的示例中,驅動晶體管120是n型場效應晶體管(通常,NMOS晶體管)。
分壓電路130被耦接在內部電源配線21和接地配線30之間,并輸出內部電源電壓VDD的分壓電壓VDIV。在圖2的示例中,分壓電路130的分壓電壓比是R2/(R1+R2)。即,VDIV=R2/(R1+R2)×VDD。
參考電壓生成電路70由已知的帶隙參考電路或類似電路構成,并為分壓電壓VDIV生成參考電壓VREF#,以將內部電源電壓VDD控制到預定電壓VTAR。通過使用分壓電路130的分壓電壓比(R1+R2)/R2,用下面的等式(2)表示預定電壓VTAR。
VTAR=(R1+R2)/R2×VREF#...(2)
根據分壓電壓VDIV與參考電壓VREF#之間的電壓差,誤差放大器110控制輸出節點“No”的電壓REGDRV,分壓電壓VDIV被供給到反相輸入端(-輸入端),參考電壓VREF#被供給到非反相 輸入端(+輸入端)。
驅動晶體管120被耦接在外部電源配線20和內部電源配線21之間,并根據控制電極(柵極)的電壓將驅動電流Id從外部電源配線20供給到內部電源配線21。驅動晶體管120的控制電極(柵極)與誤差放大器110的輸出節點“No”耦接。因此,根據電壓REGDRV(在下文中,也被稱為控制電壓REGDRV)控制驅動電流Id。當驅動晶體管120是n型晶體管時,隨著控制電壓REGDRV向外部電源電壓VCC變化(升高),驅動電流Id增大。另一方面,隨著控制電壓REGDRV向接地電壓VSS變化(降低),驅動電流Id減小。
由于作為負載的內部電路50或類似電路,內部電源配線21具有幾nF的寄生電容CL。另一方面,與輸出節點“No”耦接的驅動晶體管120的控制電極(柵極)的寄生電容Cg是幾pF。
當VDIV>VREF#時,誤差放大器110通過DC電壓VSS驅動其中生成控制電壓REGDRV的輸出節點“No”。因此,由驅動晶體管120生成的驅動電流Id減小,從而內部電源電壓VDD降低。另一方面,當VDIV<VREF#時,誤差放大器110通過外部電源電壓VCC驅動輸出節點“No”。因此,由驅動晶體管120生成的驅動電流Id增大,從而內部電源電壓VDD升高。
以這樣的方式,基于分壓電壓VDIV和參考電壓VREF#之間的比較,根據內部電源電壓VDD和預定電壓VTAR之間的電壓差,誤差放大器110對控制電壓REGDRV(即,驅動晶體管120的柵極電壓)執行反饋控制。通過反饋控制,內部電源電壓VDD被控制到預定電壓VTAR。不過,誤差放大器110的電路結構不受限,例如,它可以由電流鏡差分放大器構成。
通過誤差放大器110的控制電壓REGDRV的驅動速度,即驅動晶體管120的柵極電壓的變化速度,根據誤差放大器110的工作電流的幅值變化。誤差放大器110通過來自電流源140和145的電流工作。
例如,在半導體裝置10的正常模式下,通過導通電流源切換開關150,從電流源140和145兩者供給誤差放大器110的工作電流。 因此,當誤差放大器110的功耗增大時,控制電壓REGDRV的驅動速度增大,即驅動晶體管120的柵極電壓的變化速度增大。因此,內部電源電壓VDD的控制速度增大。
另一方面,在低功耗模式下,例如,在待機模式下,通過關斷電流源切換開關150,僅由電流源145供給誤差放大器110的工作電流。例如,從電流源145供給的電流是幾十nA。因此,誤差放大器110的功耗被抑制,并且,另一方面,驅動晶體管120的柵極電壓的變化速度減小。即,內部電源電壓VDD的控制速度減小。
圖3是用于說明圖2中作為比較示例示出的電源電路100#中發生的問題的波形圖。
圖3示出在外部電源電壓VCC從VL(例如,1.8V)變化到VH(例如,3.6V)的情況下內部電源電壓VDD的表現。例如,VL對應于當半導體裝置10處于低功耗模式中時供給的外部電源電壓VCC的電平。VH對應于用于內部電路40工作的電壓電平。向半導體裝置10請求的操作或者非預期的外部因素使得外部電源電壓VCC從VL升高到VH。
在VCC維持在VL(VCC=VL)的時間段內,電流源切換開關150被導通,并且誤差放大器110的工作電流變窄。在REGDRV=VN的狀態下,分壓電壓VDIV被維持在VREF#。此時,內部電源電壓VDD被控制為等于VTR(VDD=VTAR)。
當外部電源電壓VCC從VL升高到VH時,通過在外部電源配線20和輸出節點“No”之間的電容性耦接,輸出節點“No”處的控制電壓REGDRV從VN起升高。
因為驅動電流Id隨著控制電壓REGDRV的升高而增大,所以內部電源電壓VDD升高。隨著內部電源電壓VDD的升高,分壓電壓VDIV也升高。因此,通過基于分壓電壓VDIV和誤差放大器110的參考電壓VREF#之間的比較的反饋控制,控制電壓REGDRV向DC電壓VSS降低。通過反饋控制,升高的內部電源電壓VDD再次降低到預定電壓VTAR。
然而,在如上所述誤差放大器110的工作電流變窄的情況下,控制電壓REGDRV的驅動速度(即驅動晶體管120的柵極電壓的變化速度)被抑制,從而直到內部電源電壓VDD降低為止需要一定量的時間。因此,如圖3所示出的,在預定時間段,內部電源電壓VDD變為等于或大于預定電壓V1。當該時間段變長時,由于過電壓的施加,內部電路50中可能發生有關耐壓的問題。
第一實施例
圖4是用于說明用在圖1中示出的半導體裝置10中的、根據第一實施例的電源電路100的結構示例的框圖。
參考圖4,根據第一實施例的電源電路100與圖2中示出的作為比較示例的電源電路100#的區別在于如下的點:進一步設置箝位電路200。此外,除參考電壓VREF#之外,還由代替參考電壓生成電路70(圖2)的參考電壓生成電路71生成VREFα#。VREFα#是僅比VREF#高預定電壓α的電壓。
箝位電路200接收來自分壓電路130的分壓電壓VDIV和來自參考電壓生成電路71的參考電壓VREFα#。箝位電路200被配置成當分壓電壓VDIV超過參考電壓VREFα#時,使輸出節點“No”的控制電壓REGDRV向DC電壓VSS變化。因為電源電路100的其他部分的結構與作為比較示例的電源電路100#的那些類似,其詳細的描述將不再重復。
圖5是示出圖4中示出的箝位電路200的結構示例的電路圖。參考圖5,箝位電路200具有構成電流鏡差分放大器的場效應晶體管(通常,MOS晶體管)201P、202P、203N和204N,用于供給電流鏡差分放大器的工作電流的電流源205,以及箝位用晶體管210P。電流鏡差分放大器對應于箝位電路的“差分放大器”的實施例。
在圖5的結構示例中,箝位用晶體管210P是p型場效應晶體管(PMOS晶體管)。PMOS晶體管210P被電耦接在輸出控制電壓REGDRV的輸出節點“No”和接地配線30之間。PMOS晶體管210P的柵極被電耦接到電流鏡差分放大器的輸出節點N1。PMOS晶體管 210P作為“箝位部件”的實施例被示出。
當箝位用晶體管210P被導通以將輸出節點“No”電耦接到供給接地電壓VSS的接地配線30時,箝位電路200工作。因此,輸出節點“No”通過接地電壓VSS被驅動。另一方面,當箝位用晶體管210P是非導通的時,箝位電路200不工作。
PMOS晶體管201P和202P構成一對負載晶體管,并且分別通過其柵極接收參考電壓VREFα#和分壓電壓VDIV的NMOS晶體管203N和204N構成晶體管差分對。
當VDIV>VREFα#(VDD>VTARα)時,電流鏡差分放大器通過接地電壓VSS驅動輸出節點N1。這使得箝位用晶體管210P導通,從而輸出節點“No”的控制電壓REGDRV,即驅動晶體管120的柵極電壓,向接地電壓VSS變化(降低)。因此,當滿足VDIV>VREFα#時,即當內部電源電壓VDD超過預定電壓VTARα時,通過箝位電路200的工作,n型驅動晶體管120的驅動電流Id能夠被迅速地減小。具體地,通過設置REGDRV=VSS,驅動電流Id被切斷(cut)。通過使用針對分壓電壓VDIV的VREFα#,由下面的等式(3)表示內部電源電壓VDD的預定電壓VTARα。
VTARα=(R1+R2)/R2×VREFα#...(3)
另一方面,當VDIV<VREFα#(VDD<VTARα)時,電流鏡差分放大器的輸出節點N1通過外部電源電壓VCC被驅動。因此,箝位用晶體管210P被使得是非導通的,以使箝位電路200不工作。即,控制電壓REGDRV由誤差放大器110的輸出電壓確定。
因為由箝位用晶體管120P驅動的輸出節點“No”的寄生電容(圖4中的Cg)相對較小(幾pF),所以箝位用晶體管120P的寬長比(W/L)可以降低。例如,箝位用晶體管120P的寬長比可以是驅動晶體管120的寬長比的數百分之一。
結果,與箝位用晶體管120P的柵極耦接的輸出節點N1上帶的寄生電容Cn1也降低(例如,幾乎等于Cg)。因此,通過較小的工作電流(來自電流源205的電流),箝位電路200可以在高速下工作。
圖6是用于說明根據第一實施例的電源電路100的工作的波形圖。圖6示出在發生與圖3中的類似的外部電源電壓VCC的波動的情況下電源電路100的工作波形。在圖6中,用虛線示出作為比較示例的電源電路100#的工作波形(圖4)以供進行比較。
在圖6中,還示出箝位電路200中的電流鏡差分放大器的輸出節點N1的電壓VN1的波形。在VCC=VL的時間段中,VDD被維持為等于VTAR(VDIV=VREF#),以使電壓VN1具有恒定值。
參考圖6,以類似圖3情況的方式,在VCC被維持為等于VL的時間段后,外部電源電壓VCC從VL升高到VH。與升高相關聯的,輸出節點“No”上的控制電壓REGDRV從VC(對應于圖3中的VN)起升高,從而內部電源電壓VDD隨著驅動電流Id的增大而升高。輸出節點N1的電壓VN1也類似于輸出節點“No”上的電壓升高。
然而,當由于內部電源電壓VDD升高導致分壓電壓VDIV變得高于參考電壓VREFα#時,在箝位電路200內,電流鏡放大器通過接地電壓VSS驅動輸出節點N1。因此,電壓VN1向接地電壓VSS變化,并且,箝位用晶體管120P被導通,以使箝位電路200工作。
以這樣的方式,控制電壓REGDRV可以向接地電壓VSS變化(降低),以使驅動晶體管120的驅動電流Id減小。因此,內部電源電壓VDD的升高早于誤差放大器110的反饋控制(如用虛線表示的)被停止。
在下文中,通過在VDIV>VREFα#的時間段中的鉗位電路200的工作以及誤差放大器110的反饋控制,控制電壓REGDRV(驅動晶體管120的柵極電壓)被降低,從而迅速解決了內部電源電壓VDD的升高。
具體地,因為箝位電路200直接驅動輸出節點“No”上的電壓,所以與增大誤差放大器110的工作電流的情況相比較,可以預見控制電壓REGDRV更迅速地變化。
此外,通過根據內部電源電壓VDD的允許過沖量適當地設置指定參考電壓VREFα#的附加電壓α,內部電源電壓VDD能夠被控制以 使得圖3中所示的VDD>V1的時間段不被生成。例如,通過初步的實機實驗或電路仿真,附加電壓α的適當的值可被預先確定。
圖7示出箝位電路200的結構的變形。
參考圖7,箝位電路200具有構成電流鏡差分放大器的晶體管201P、202P、203N和204N,電流源205,和箝位用晶體管210N。圖7的變形與圖5的結構示例的不同之處在于如下的點:箝位用晶體管是NMOS晶體管。與箝位用晶體管210P(圖5)類似,箝位用晶體管210N被電耦接在輸出控制電壓REGDRV的輸出節點“No”和接地配線30之間。箝位用晶體管210N的柵極被電耦接到電流鏡差分放大器的輸出節點N2。NMOS晶體管210N作為“箝位部件”的實施例被示出。
電流鏡差分放大器被配置以使電壓的極性變為與圖4的結構示例中的相反。具體地,NMOS晶體管203N和204N構成一對負載晶體管,并且分別通過其柵極接收分壓電壓VDIV和參考電壓VREFα#的PMOS晶體管201P和202P構成晶體管差分對。
因此,當VDIV>VREFα#時,圖7示出的電流鏡差分放大器通過外部電源電壓VCC驅動輸出節點N2。這使箝位用晶體管210N導通,以使輸出節點“No”被電耦接到接地配線30。結果,控制電壓REGDRV,即驅動晶體管120的柵極電壓,向接地電壓VSS變化(降低)。因此,當滿足VDIV>VREFα#時,即當內部電源電壓VDD超過預定電壓VTARα時,通過箝位電路200的工作,n型驅動晶體管120的驅動電流Id能夠被迅速地減小。通過設置REGDRV=VSS,驅動電流Id被切斷。
另一方面,當VDIV<VREFα#(VDD<VTARα)時,以與圖5的結構示例類似的方式,箝位電路200不工作,原因如下。因為電流鏡差分放大器通過接地電壓VSS驅動輸出節點N2,所以使得箝位用晶體管210N是非導通的。
如上所述,同樣通過圖7的結構示例,呈現與圖5的結構示例的那些功能類似的功能的箝位電路200可被實現。如果實現根據VDIV> VREFα#(即,VDD>VTARα)在減小驅動電流Id的方向上改變驅動晶體管120的柵極電壓的功能,則還可以應用其他電路結構。
如上所述,在根據第一實施例的電源電路100中,通過放置箝位電路200,內部電源電壓VDD隨著驅動晶體管120的柵極電壓的變化(升高)而升高可被迅速解決。因此,有代表性的,同樣在內部電源電壓VDD隨著外部電源電壓VCC升高而升高的情況下,電壓的升高量能夠被抑制。結果,能夠防止在接收內部電源電壓VDD的供給的電路組(圖1中的內部電路50)中的有關耐壓的問題的發生。
具體地,箝位電路200的工作是將驅動晶體管的控制電極(柵極)的電壓在單一方向(減小驅動電流的方向)上改變的簡單工作,從而對誤差放大器110的原反饋控制系統施加影響的可能性低。箝位電路200的結構也相對簡單。
因此,通過根據第一實施例的電源電路,通過簡單地向一般VDC電路結構添加箝位電路,在不使電路結構和控制復雜化的情況下,能夠有效地防止由于內部電源電壓VDD過度升高引起的過電壓的發生。第二實施例
在第一實施例中,使用n型場效應晶體管作為電源電路中的驅動晶體管的示例已被描述。在第二示例中,使用p型場效應晶體管作為驅動晶體管的示例將被描述。
圖8是用于說明根據第二實施例的電源電路101的結構示例的框圖。圖8示出的電源電路101可以像圖1中示出的的半導體裝置10中的電源電路100一樣被使用。
參考圖8,電源電路101與圖4中示出的電源電路100的不同之處在于如下的點,代替(n型)驅動晶體管120,包括由p型場效應晶體管(PMOS晶體管)構成的驅動晶體管120#,以及代替箝位電路200包括箝位電路201。
在誤差放大器110中,參考電壓VREF#被供給到反相輸入端(-輸入端),另一方面,分壓電壓VIDIV被供給到非反相輸入端(+輸入端)。因為電源電路101的其他部分的結構與圖4中示出的電源電 路100的相似,其詳細的描述將不再重復。
在電源電路101中,當VDIV>VREF#(即,VDD>VTAR)時,誤差放大器110通過外部電源電壓VCC驅動輸出節點“No”。另一方面,當VDIV<VREF#(即,VDD<VTAR)時,誤差放大器110通過接地電壓VSS驅動輸出節點“No”。
驅動晶體管120#的控制電極(柵極)與誤差放大器110的輸出節點“No”耦接。驅動晶體管120#的驅動電流Id隨著輸出節點“No”的控制電壓REGDRV向接地電壓VSS變化(降低)而增大,反之,驅動晶體管120#的驅動電流Id隨著控制電壓REGDRV向外部電源電壓VCC變化(升高)而減小。
因此,當VDIV>VREF#(即,VDD>VTAR)時,驅動電流Id減小。另一方面,當VDIV<VREF#(即,VDD<VTAR)時,驅動電流Id增大。即,類似第一示例中的電源電路100中的、通過誤差放大器110的反饋控制被執行。
圖9是用于說明根據第二實施例的電源電路101的工作的波形圖。
在圖9中,通過從圖8中的電源電路101去除箝位電路201而獲得的電源裝置中的工作波形,即在使用p型場效應晶體管作為圖2中示出的作為比較示例的電源電路100#中的驅動晶體管120的情況下的工作波形圖,被用虛線示出。
圖9示出在類似于圖3和圖6的、外部電源電壓VCC從VL變化到VH的情況下的工作波形。
在維持VCC=VL的時間段內,電流源切換開關150被導通以使誤差放大器110的工作電流變窄。通過誤差放大器110的反饋控制,在REGDRV=VP1的狀態下,維持分壓電壓VDIV等于VREF#。此時,內部電源電壓VDD被控制為等于VTAR。
當外部電源電壓VCC從VL升高到VH時,在驅動晶體管是PMOS晶體管的情況下,當柵極電壓恒定時,驅動電流Id隨著柵極-源極電壓的升高而增大。隨著外部電源電壓VCC升高,輸出節點“No” 上的控制電壓REGDRV通過在外部電源配線20和輸出節點“No”之間的電容性耦接而從VP1起升高。當電壓升高量匹配(VH-VL)時,不再發生驅動電流Id的增大。
然而,在控制電壓REGDRV的電壓升高量與圖中虛線示出的升高量一樣小的情況下,由于驅動電流Id的增大,內部電源電壓VDD升高。當內部電源電壓VDD的升高時,分壓電壓VDIV也升高。因此,通過誤差放大器110的反饋控制,控制電壓REGDRV升高以使驅動電流Id減小。通過反饋控制,在其中REGDRV=VP2的狀態下,升高的內部電源電壓VDD再次降低到預定電壓VTAR。
在誤差放大器110的工作電流變窄的情況下,直到內部電源電壓VDD降低為止需要一定量的時間。結果,以類似參考圖3描述的情況的方式,內部電源電壓VDD等于或大于預定電壓V1的過電壓可能發生持續預定的時間段(參考圖9加陰影的部分)。
因此,在具有p型驅動晶體管的電源電路101中,當內部電源電壓VDD升高時,箝位電路201必須工作以使控制電壓REGDRV向外部電源電壓VCC變化(升高)。
圖10是示出圖8中示出的箝位電路201的第一結構示例的電路圖。
參考圖10,箝位電路201具有構成電流鏡差分放大器的場效應晶體管(MOS晶體管)201P、202P、203N和204N,用于供給電流鏡差分放大器的工作電流的電流源205,以及箝位用晶體管(PMOS晶體管)210P。
箝位用晶體管210P被電耦接在輸出控制電壓REGDRV的輸出節點“No”和外部電源配線20之間。箝位用晶體管210P的柵極被電耦接到電流鏡差分放大器的輸出節點N1。因為電流鏡差分放大器的結構與圖5的類似,所以其詳細描述將不被重復。
當箝位用晶體管210P被導通以將輸出節點“No”電耦接到外部電源配線20時,箝位電路201工作。結果,控制電壓REGDRV向外部電源電壓VCC變化,即,在驅動電流Id減小的方向上變化。具體 地,當REGDRV變為等于VCC時,驅動電流Id被切斷。另一方面,當箝位用晶體管210P不被導通時,箝位電路201不工作。
因此,當VDIV>VREFα#(VDD>VTARα)時,箝位電路201工作,并且升高驅動晶體管120#的柵極電壓,從而使得驅動電流Id能夠被迅速減小。
圖11示出圖8中示出的箝位電路201的第二結構示例。
參考圖11,箝位電路201具有構成電流鏡差分放大器的場效應晶體管(MOS晶體管)201P、202P、203N和204N,用于供給電流鏡差分放大器的工作電流的電流源205,以及箝位用晶體管(NMOS晶體管)210N。
箝位用晶體管210N是n型場效應晶體管(NMOS晶體管),并且被電耦接在輸出控制電壓REGDRV的輸出節點“No”和外部電源配線20之間。箝位用晶體管210N的柵極被電耦接到電流鏡差分放大器的輸出節點N2。因為電流鏡差分放大器的結構與圖7的類似,所以其詳細描述將不被重復。
當箝位用晶體管210N被導通以將輸出節點“No”電耦接到外部電源配線20時,箝位電路201工作。因此,控制電壓REGDRV向外部電源電壓VCC變化,即,在驅動電流Id減小的方向上變化。具體地,當REGDRV變為等于VCC時,驅動電流Id被切斷。另一方面,當箝位用晶體管210N不被導通時,箝位電路201不工作。
因此,同樣通過圖11示出的箝位電路201,類似于在圖10中示出的箝位電路,當VDIV>VREFα#(VDD>VTARα)時,驅動電流Id能夠被迅速減小。
再次參考圖9,在電源電路101中,當由于內部電源電壓VDD升高導致分壓電壓VDIV變得高于參考電壓VREFα#時(如實線示出的工作波形那樣),在箝位電路201(圖10)中,電流鏡放大器通過接地電壓VSS驅動輸出節點N1。結果,電壓VN1向接地電壓VSS變化,以使箝位用晶體管120P被導通并且箝位電路201工作。
因此,控制電壓REGDRV可以向接地電壓VSS變化(降低), 以使驅動晶體管120的驅動電流Id減小。結果,內部電源電壓VDD的升高能夠早于由虛線示出的誤差放大器110的反饋控制被停止。
在下文中,通過在VDIV>VREFα#的時間段中的箝位電路201的工作以及誤差放大器110的反饋控制,最終,通過將控制電壓REGDRV穩定到等于VP2,將內部電源電壓VDD控制到預定電壓VTAR。因此,內部電源電壓VDD的升高能夠被迅速解決。
如上所述,同樣通過第二實施例的電源電路101,如在第一示例的電源電路100中那樣,內部電源電壓VDD隨著外部電源電壓VCC的升高而升高能夠被迅速解決。因此,能夠防止在接收內部電源電壓VDD的供給的電路組(圖1中的內部電路50)中的有關耐壓的問題的發生。
即,不論電源裝置(VDC)的驅動晶體管的類型(p型或n型)如何,通過應用實施例,在不使電路結構和控制復雜化的情況下,能夠有效地防止由于內部電源電壓VDD過度升高導致的過電壓的發生。指定參考電壓VREFα#的附加電壓α根據驅動晶體管120和120#的特性和內部電源電壓VDD的允許過沖量改變,其中參考電壓VREFα#控制箝位電路201的工作。如上所述,通過初步的實機實驗或電路仿真,附加電壓α的適當的值可被預先確定。
雖然已經基于實施例具體說明本文中由發明人實現的本發明,但是顯然地,本發明并不限于上述實施例,而是可在不脫離本發明的主旨的情況下進行各種修改。

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