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一種抗單粒子效應的帶隙基準.pdf

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一種 粒子 效應 基準
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摘要
申請專利號:

CN201310755084.5

申請日:

2013.12.30

公開號:

CN103677052A

公開日:

2014.03.26

當前法律狀態:

授權

有效性:

有權

法律詳情: 授權|||實質審查的生效IPC(主分類):G05F 1/56申請日:20131230|||公開
IPC分類號: G05F1/56 主分類號: G05F1/56
申請人: 天津大學
發明人: 徐江濤; 賈文龍; 姚素英; 史再峰; 高靜
地址: 300072 天津市南開區衛津路92號
優先權:
專利代理機構: 天津市北洋有限責任專利代理事務所 12201 代理人: 杜文茹
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法律狀態
申請(專利)號:

CN201310755084.5

授權公告號:

||||||

法律狀態公告日:

2015.10.21|||2014.04.23|||2014.03.26

法律狀態類型:

授權|||實質審查的生效|||公開

摘要

一種抗單粒子效應的帶隙基準,有柵極相連的第一PMOS管M1、第二PMOS管M2和第三PMOS管M3,基極與集電極都接地的第一三極管Q1、第二三極管Q2和第三三極管Q3,以及運算放大器F,M1管、M2管和M3管的源極分別連接電源VDD,M1管的漏極和第一三極管Q1的發射極均連接運算放大器F的反相輸入端,M2管的漏極連接運算放大器F的同相輸入端,第二三極管Q2的發射極通過電阻R1連接運算放大器F的同相輸入端,M3管的漏極構成帶隙基準輸出端Vout,第三三極管Q3的發射極通過電阻R2連接M3管的漏極,運算放大器F的同相輸入端Y連接輔助電路。本發明減小了單粒子效應的影響,可應用于太空等輻射條件下。

權利要求書

權利要求書
1.  一種抗單粒子效應的帶隙基準,包括:柵極相互連接的第一PMOS管M1、第二PMOS管M2和第三PMOS管M3,基極與集電極都接地的第一三極管Q1、第二三極管Q2和第三三極管Q3,以及運算放大器F,其中,所述第一PMOS管M1、第二PMOS管M2和第三PMOS管M3的源極分別連接電源VDD,所述第一PMOS管M1的漏極和第一三極管Q1的發射極均連接運算放大器F的反相輸入端(X),所述第二PMOS管M2的漏極連接運算放大器F的同相輸入端(Y),所述第二三極管Q2的發射極通過電阻R1連接運算放大器F的同相輸入端,所述第三PMOS管M3的漏極構成帶隙基準輸出端Vout,所述第三三極管Q3的發射極通過電阻R2連接第三PMOS管M3的漏極,其特征在于,所述的運算放大器F的同相輸入端Y連接用來實現受到單粒子效應時的分流電流的輔助電路(B)。

2.  根據權利要求1所述的一種抗單粒子效應的帶隙基準,其特征在于,所述的輔助電路(B)包括有第一NMOS管M4、第二NMOS管M5和第四PMOS管M6,其中,所述的第一NMOS管M4、第二NMOS管的發射極接地,所述的第一NMOS管M4、第二NMOS管的柵極相連,該相連點還連接第二NMOS管M5的漏極與第四PMOS管M6的漏極的連接點,第一NMOS管M4的漏極連接所述的運算放大器F的同相輸入端Y,所述第四PMOS管M6的柵極和發射極連接電源VDD。

3.  根據權利要求1所述的一種抗單粒子效應的帶隙基準,其特征在于,所述的第一三極管Q1、第二三極管Q2和第三三極管Q3為PNP管。

4.  根據權利要求1所述的一種抗單粒子效應的帶隙基準,其特征在于,所述的第二三極管Q2的面積為第一三極管Q1的n倍,其中n為大于等于1的整數。

5.  根據權利要求2所述的一種抗單粒子效應的帶隙基準,其特征在于,所述的第四PMOS管M6與第二PMOS管M2管尺寸相同,版圖設計使用共質心布局,并使第四PMOS管M6與第二PMOS管M2管的漏極相接近。

說明書

說明書一種抗單粒子效應的帶隙基準
技術領域
本發明涉及一種帶隙基準。特別是涉及一種模擬集成電路中抗單粒子效應的帶隙基準.
背景技術
模擬集成電路中很多基準電壓不依賴于電源電壓和溫度,通常這些電壓由帶隙基準來實現。帶隙基準是利用正、負溫度系數的電壓線性組合來實現與溫度無關的電壓基準。然而,在輻射環境下工作的帶隙基準可能受到單粒子效應的影響。單粒子效應指的是單個高能粒子在穿過微電子器件的靈敏區時,在其軌跡上沉積電荷,這些電荷被器件電極收集,造成器件邏輯狀態的改變或器件損壞。存在電場時,粒子軌跡上的電子空穴對將會分離,被電極收集形成瞬時電流。隨著特征尺寸的減小,單粒子效應引起的電路響應耦合和電荷共享等效應變得顯著。受到單粒子效應影響的帶隙基準,由于單粒子效應產生的電流,輸出支路電流可能發生較大變化,導致輸出基準電壓變化,嚴重時還可能引起擊穿甚至器件損壞。
發明內容
本發明所要解決的技術問題是,提供一種能夠消除單粒子效應對帶隙基準中支路電流的影響的抗單粒子效應的帶隙基準。
本發明所采用的技術方案是:一種抗單粒子效應的帶隙基準,包括:柵極相互連接的第一PMOS管M1、第二PMOS管M2和第三PMOS管M3,基極與集電極都接地的第一三極管Q1、第二三極管Q2和第三三極管Q3,以及運算放大器F,其中,所述第一PMOS管M1、第二PMOS管M2和第三PMOS管M3的源極分別連接電源VDD,所述第一PMOS管M1的漏極和第一三極管Q1的發射極均連接運算放大器F的反相輸入端,所述第二PMOS管M2的漏極連接運算放大器F的同相輸入端,所述第二三極管Q2的發射極通過電阻R1連接運算放大器F的同相輸入端,所述第三PMOS管M3的漏極構成帶隙基準輸出端Vout,所述第三三極管Q3的發射極通過電阻R2連接第三PMOS管M3的漏極,其特征在于,所述的運算放大器F的同相輸入端Y連接用來實現受到單粒子效應時的分流電流的輔助電路。
所述的輔助電路包括有第一NMOS管M4、第二NMOS管M5和第四PMOS管M6,其中,所述的第一NMOS管M4、第二NMOS管的發射極接地,所述的第一NMOS管M4、第二NMOS管的柵極相連,該相連點還連接第二NMOS管M5的漏極與第四PMOS管M6的漏極的連接點,第一NMOS管M4的漏極連接所述的運算放大器F的同相輸入端Y,所述第四PMOS管M6的柵極和發射極連接電源VDD。
所述的第一三極管Q1、第二三極管Q2和第三三極管Q3為PNP管。
所述的第二三極管Q2的面積為第一三極管Q1的n倍,其中n為大于等于1的整數。
所述的第四PMOS管M6與第二PMOS管M2管尺寸相同,版圖設計使用共質心布局,并使第四PMOS管M6與第二PMOS管M2管的漏極相接近。
本發明的一種抗單粒子效應的帶隙基準,由于加入輔助電路,使帶隙基準電路可以減小 單粒子效應的影響,因而可以應用于太空等輻射條件下。
附圖說明
圖1是本發明的電路原理圖;
圖2是本發明具體電路原理圖。
具體實施方式
下面結合實施例和附圖對本發明的一種抗單粒子效應的帶隙基準做出詳細說明。
通用結構的帶隙基準能夠產生不依賴于電源電壓和溫度的基準電壓,但是不具有抗單粒子輻射的能力。為了使帶隙基準具有抗單粒子效應的能力,需要增加輔助電路。
如圖1所示,本發明的一種抗單粒子效應的帶隙基準,包括:柵極相互連接的第一PMOS管M1、第二PMOS管M2和第三PMOS管M3,基極與集電極都接地的由PNP管構成的第一三極管Q1、第二三極管Q2和第三三極管Q3,以及運算放大器F,其中,,所述的第二三極管Q2的面積為第一三極管Q1的n倍,其中n為大于等于1的整數。所述第一PMOS管M1、第二PMOS管M2和第三PMOS管M3的源極分別連接電源VDD,所述第一PMOS管M1的漏極和第一三極管Q1的發射極均連接運算放大器F的反相輸入端X,所述第二PMOS管M2的漏極連接運算放大器F的同相輸入端Y,所述第二三極管Q2的發射極通過電阻R1連接運算放大器F的同相輸入端,所述第三PMOS管M3的漏極構成帶隙基準輸出端Vout,所述第三三極管Q3的發射極通過電阻R2連接第三PMOS管M3的漏極,其特征在于,所述的運算放大器F的同相輸入端Y連接用來實現受到單粒子效應時的分流電流的輔助電路B。
所述的輔助電路B包括有第一NMOS管M4、第二NMOS管M5和第四PMOS管M6,其中,所述的第四PMOS管M6與第二PMOS管M2管尺寸相同,所述的第一NMOS管M4、第二NMOS管的發射極接地,所述的第一NMOS管M4、第二NMOS管的柵極相連,該相連點還連接第二NMOS管M5的漏極與第四PMOS管M6的漏極的連接點,第一NMOS管M4的漏極連接所述的運算放大器F的同相輸入端Y,所述第四PMOS管M6的柵極和發射極連接電源VDD。
如圖1所示,假設流過第一PMOS管M1和第二PMOS管M2的電流分別為ID1和ID2,保證VX=VY,則
ID1=ID2=(VTlnn)R1,
其中VT=kT/q,k為玻耳茲曼常數,T為溫度。結果使ID3產生同樣的特性。帶隙基準的輸出電壓為
Vout=VBE+R2R1VTlnn.]]>
圖1所示的電路分為兩種工作模式:未受到單粒子效應影響時,輔助電路B不工作,該電路與普通帶隙基準沒有區別,此時第二PMOS管M2管漏極(Y點)受到單粒子效應影響時,假設單粒子效應產生的電流為ΔI,則流過第二PMOS管M2管的電流 ID2’=ID2+ΔI,此時輔助電路工作,從Y節點分流大小為ΔI的電流,此時電阻R1中流過的電流為I’=ID2’-ΔI=ID2,節點Y的電壓為VY’=VBE2+I’R1=VY。假設節點X未收到影響,由于節點X、Y電壓不變,運放的輸出電壓保持不變,即第三PMOS管M3管的狀態不會改變,輸出基準電壓仍為即消除了單粒子效應對輸出基準電壓的影響。
具體如圖2所示,其中虛線框外為通用帶隙基準,虛線框內為增加的輔助電路。輔助電路由第一NMOS管M4、第二NMOS管M5和第四PMOS管M6組成,用來實現受到單粒子效應時的分流電流ΔI。
設計輔助電路的核心思想是電荷共享。隨著器件間距的持續減小,單次粒子入射,可能在多個相鄰PN結發生電荷收集。假設單粒子入射對相鄰晶體管的影響相同。輔助電路的第四PMOS管M6管與構成電流鏡的第二PMOS管M2管尺寸相同,版圖設計時除了使用共質心布局,還要使兩個晶體管的漏極非常接近,這樣能夠最大化共享電荷收集。輔助電路的第一NMOS管M4、第二NMOS管M5管為電流鏡形式。
未受到單粒子效應時,輔助電路中的第四PMOS管M6柵極接電源,第四PMOS管M6關斷,沒有電流流過,則第二NMOS管M5管也沒有電流流過,即輔助電路處于不工作的狀態,帶隙基準正常工作,與通用帶隙基準沒有區別。第二PMOS管M2管漏極(Y點)受到單粒子效應影響時,流過第二PMOS管M2管的電流不再是ID2,還包括受單粒子效應影響產生的電流;第二PMOS管M2管和第四PMOS管M6管的漏極非常接近,由于電荷共享,第四PMOS管M6管會收集到與第二PMOS管M2管等量的電荷,即第四PMOS管M6受到單粒子效應也會產生電流;假設此時流過第二PMOS管M2和第四PMOS管M6的電流均為ΔI,由于第一NMOS管M4管和第二NMOS管M5管構成電流鏡,流過第一NMOS管M4管的電流也為ΔI。這樣輔助電路在帶隙基準受到單粒子效應影響時從節點Y分流電流ΔI,流過電阻R1的電流為I’=ID2’-ΔI=ID2,節點Y的電壓VY’=VBE2+I’R1=VY保持不變。若節點X未受到影響,則運放的輸出電壓不會改變,即第三PMOS管M3管的狀態不會改變,輸出基準電壓仍為同理可在節點X處增加相同的輔助電路,這樣即可消除單粒子效應對輸出基準電壓的影響。

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